OP AMP(연산 증폭기)

연산 증폭기의 회로 표현은 위 그림과 같다. 각 기호의 의미는 다음과 같다.

• ${\displaystyle V_{+}}$: 비반전 신호 입력
• ${\displaystyle V_{-}}$: 반전 신호 입력
• ${\displaystyle V_{\text{out}}}$: 출력
• ${\displaystyle V_{\text{S+}}}$: 양의 전원 공급 전압
• ${\displaystyle V_{\text{S-}}}$: 음의 전원 공급 전압

회로의 해석 과정에 중요한 영향을 미치지 않을 경우 공급 전압 기호는 생략되는 경우가 있다.

연산 증폭기 특성

이상적 연산증폭기

이상 연산증폭기는 가장 이상적으로 동작하는 목표 증폭기이다. 증폭기의 설계에서 이상적으로 특성을 설정하고 제품을 만들 때, 이상적 특성에 가깝게 만드는 것이 목표이기도 하다.

이상적 연산 증폭기는 다음 특성을 갖는다.

연산 증폭기 등가모델	이상 연산 증폭기 특성 정의
	요소 영어 용어 값 되먹임없는 열린 이득 open-loop gain ${\displaystyle G}$  ∞  대역폭 bandwidth  ∞  위상 phase shift  0  슬루율 slew rate  ∞  입력 임피던스 입력 전류 입력 오프셋 전압 input impedance ${\displaystyle R_{in}}$ input current input offset voltage  ∞   0   0  출력 임피던스 output impedance ${\displaystyle R_{out}}$  0  노이즈 electronic noise  0  공통 모드 제거비 CMRR(Common-Mode Rejection Ratio)  ∞  전원 전압 제거비 power supply rejection ratio  ∞

연산 증폭기를 사용하여 증폭기를 만들 때, 이득이 무한대 이므로 주로 되먹임 회로에 의해 원하는 이득을 얻는다.

이상 연산증폭기의 특성을 반영하여 다음 2가지 특성을 규정한다:

1. ${\displaystyle v_{+}}$과 ${\displaystyle v_{-}}$ 사이의 전압은 0으로 전압이 같다. ${\displaystyle v_{in}}$=0 : 열린 이득 G=∞.
2. ${\displaystyle v_{+},v_{-}}$에 들어가는 전류는 0이다 : 입력 임피던스 R_in=∞.

위의 두 가지 조건을 종종 가상 접지(virtual-ground)라고 한다. 접지라는 말은 ${\displaystyle v_{-}}$에 되먹임 회로가 입력되고, ${\displaystyle v_{+}}$에 실제 접지가 연결되었을 때는 가상이라는 말을 붙일 필요가 없다. 그러나 단일전원공급을 사용하는 경우나 이중전원공급에서 특정 입력전압에 오프셋 전압을 인가할 때, 실제로 ${\displaystyle v_{+}}$에 실제 접지가 아니라 특정 고정 전압을 입력할 수도 있기 때문에 신호 입장에서의 기준전압 0V(신호 측면의 ground)가 필요한데 이것을 가상 접지라고 한다. 연산 증폭기를 사용해서 회로를 설계할 때, 대부분은 양전원과 음전원을 사용한다. 이렇게 되면 단자는 V_s+, V_s-, GND(기준접압 0)을 사용한다. 이렇게 되면 신호의 GND와 전원의 GND가 같기 때문에 가상 접지를 고민할 필요가 없다. 어느 경우든, 첫 번째 조건은 '${\displaystyle v_{+}}$과 ${\displaystyle v_{-}}$의 전압이 같다'라는 의미가 중요하다.

이 개념은 연산증폭기 회로해석에서 중요한 특징이 된다.

연산 증폭기 응용 회로

반전 증폭기

반전 증폭기는 입력된 신호에 대해 정해진 증폭도로 신호가 반전되어 출력되는 증폭기 이다. 음전압은 양전압으로, 양전압은 음전압으로 신호의 모양은 유지하면서 증폭된다.

반전 증폭기의 이득을 구하기 위해 회로에서 방정식을 세우면:

${\displaystyle V_{\text{out}}=A_{OL}\,(V_{\!+}-V_{\!-})}$

전압 V₋는 V_out과 V_in 사이의 R_f과 R_in에 의한 전압 분배 형태이다. 따라서 V₋ 전압 형태로 방정식을 세우면 :

${\displaystyle V_{\!-}\,\,={\frac {1}{R_{\text{f}}+R_{\text{in}}}}\left(R_{\text{f}}V_{\text{in}}+R_{\text{in}}V_{\text{out}}\right)}$

이득 방정식 V_out 구하기 위해 V₋을 치환하면:

${\displaystyle V_{\text{out}}=-V_{\text{in}}\cdot {\frac {A_{OL}R_{\text{f}}}{R_{\text{f}}+R_{\text{in}}+A_{OL}R_{\text{in}}}}}$

여기서 ${\displaystyle A_{OL}}$가 매우 크면(이상적 연산 증폭기는 무한대) 다음과 같이 근사화 시킬수 있다:

${\displaystyle V_{\text{out}}\approx -V_{\text{in}}{\frac {R_{\text{f}}}{R_{\text{in}}}}}$

비반전 전압 입력 ${\displaystyle v_{+}}$과 GND 사이에 저항을 삽입하는 경우가 있는 이것은 바이어스 전류에 의한 입력 옵셋 전압의 다른 전압 강하를 줄이는데 목적이 있다. 또 어떤 연산 증폭기의 신호 왜곡을 줄이는데 사용하기도 한다.

연산증폭기의 특성을 이용한 이득 해석

연산 증폭기의 특징인 입력단자 V₊와 V_-에 흘러 들어가는 입력 전류는 0이고, V₊와 V_-의 전압은 같다. 따라서 회로에서 R_in과 R_f에 흐르는 전류는 같다. V_- = V₊ = 0, ${\displaystyle i_{V_{-}}}$=0 이므로 V_- 노드에서 KCL 방정식을 세우면:

${\displaystyle {\frac {V_{in}}{R_{in}}}+{\frac {V_{out}}{R_{f}}}=0}$

이 방정식을 이득을 얻기 위한 방정식으로 풀면:

${\displaystyle G={\frac {V_{out}}{V_{in}}}=-{\frac {R_{f}}{R_{in}}}}$

연산증폭기의 입력 단자에 흐르는 전류는 이상적인 경우 0이다. 그러나 실제로 소자에 따라 다르지만 극히 적은량의 전류가 흐르므로 완전히 0은 아니다. 따라서 이 이득은 단자에 흐르는 전류의 크기에 따라 오차를 갖는 근사치이다.

비반전 증폭기